ハイブリッドボンディング

三星電子は2027年初頭に先進的なパッケージ技術3D Cube-Hの開発を完了し、最初の設計キットを完成させ、その後潜在的な顧客との評価を開始する計画です。この技術は混合ボンディングに基づいており、チップの垂直スタッキングを実現し、主に高性能AI半導体を対象としています。GPUなどのロジックチップをスタックしたり、HBMなどのメモリチップにロジックチップを統合することができます。三星電子は以前に熱圧ボンディング技術を使用した3D Cube-Tを開発しており、現在は端子間隔約6ミクロンの3D Cube-Hを推進しています。熱圧ボンディングチップの最小端子間隔は約25ミクロンです。混合ボンディングは、チップ間の銅材料を直接接続することで、端子間隔を縮小し、接続密度を向上させ、ビットあたりのエネルギー消費を低減します。また、その熱放散特性は熱圧ボンディングソリューションとは異なります。

ZDNet Korea の報道によると、サムスン電子は次世代 DRAM 戦略を調整し、以前プロジェクト形式で開発されていた B1b を正式なロードマップに組み込み、初の 10 ナノメートル未満 DRAM D0a と名付けました。以前の D0a は垂直トランジスタ DRAM を指していましたが、現在この製品は D0a-V として単独で分類されています。この名称変更は、汎用 DRAM における先進的なパッケージングの導入を加速するためです。B1b は、ストレージセルと周辺ドライバ回路を異なるウェハ上で製造した後に接合し、ウェハ対ウェハの混合接合を採用し、銅相互接続で直接接続します。現在商用化されている DRAM は 1c で、これは第 6 世代 10 ナノメートル級、ライン幅は約 11 から 12 ナノメートルです。次世代 1d は第 7 世代 10 ナノメートル級、ライン幅は約 10 から 11 ナノメートルで、事実上最後の 10 ナノメートル級製品と見なされています。関連するライン幅はマーケティング用語であり、実際の物理的サイズではありません。垂直トランジスタは、セル内のトランジスタを垂直に配置することで、セル面積を 6F² から 4F² に縮小できますが、高深幅比エッチングと漏れ電流に対処する必要があり、開発難易度は高いです。ウェハ対ウェハの混合接合は、CMOS イメージセンサーや高積層 NAND で量産応用されています。サムスン電子は B1b を第 8 世代高帯域幅メモリ HBM5 に使用することを評価しています。HBM5 は約 2029 年に量産される見込みで、HBM4E に比べて動作速度を 50% 以上向上させることを目指しています。業界では、B1b に基づく D0a DRAM は最速で約 2 年後に商用化されると見込まれており、具体的な量産投資スケジュールは来年の中頃に決定される可能性があります。