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first_img 中央日报:长鑫存储前 CEO 被指施压索取三星工艺

ChainCatcher 消息,韩国《中央日报》报道,其取得的三星电子部长出身、前长鑫存储(CXMT)设备投资负责人全某的陈述书显示,CXMT 前 CEO 王宁国曾于 2016 年 10 月至 12 月召集全某等韩国团队,要求带回三星电子工艺配方计划(PRP)及设备信息,并称若不带回将向韩国政府举报,还警告对方有核实人脉、不要说谎。全某称当时感到害怕。报道称,CXMT 管理层当时以“黄山”作为三星电子的代号。全某在三星电子工作 28 年后加入 CXMT,因涉嫌未经授权泄露并使用三星投入 1.6 万亿韩元、当时全球率先开发的 18 纳米 DRAM 工艺被起诉,今年 4 月一审被判 7 年有期徒刑,目前处于二审。PRP 包含 DRAM 制造约 600 个步骤的顺序、设备、条件值及设备公司与型号。三星工艺设计工程师出身的朴某于 2016 年 9 月将相关内容手抄在 12 页笔记中带出,目前处于国际刑警组织红色通报状态。全某在庭审中陈述,与中国方面沟通时出现过做不出 18 纳米就不向 CXMT 提供投资的说法,并称后来得知对方从一开始就想要该技术,CXMT 起初并无自行开发打算。上述施压发生在为申请投资准备会议之前。CXMT 于 2016 年由合肥市政府下属合肥产业投资出资 144 亿人民币设立,约 10 年未盈利,去年首次年度盈利,净利润 71 亿人民币。

first_img 三星电子加快平泽 P5 首条量产线建设,设备导入目标提前至明年二季度

ChainCatcher 消息,据 ZDNet Korea 9 月 28 日报道,三星电子正加快平泽第五园区(P5)首条量产线(Ph1)建设,并与主要设备厂商讨论将 Ph1 设备搬入目标从原定明年三季度提前至明年二季度。P5 是以 2028 年投产为目标的下一代半导体生产基地,今年三季度已开始建设 Ph1 洁净室。三星电子此前已将原定明年初完成的 P5 Ph1 洁净室建设提前约 6 个月,设备导入因此预计在明年三季度左右。业内人士称,设备搬入开始时间拟从明年 7 月至 8 月提前至明年 5 月至 6 月前后;另有人士表示,三星甚至提出明年一季度先交付设备、由其他地点暂存,显示其提前投资意愿较强。P5 第二阶段(Ph2)投资讨论也在推进。目前 Ph1 更可能建设为 DRAM 与 HBM 产线,Ph2 则更可能建设为包括第十代(V10)在内的先进 NAND 产线。设备业人士称,正式采购订单尚未下达,但三星已与合作方讨论将 Ph2 建成 NAND 产线,并因设备交付周期较长,要求提前备妥相关零部件。报道称,全球大型科技公司增加 AI 基础设施用高性能 DRAM 与 NAND 订单,而三星等存储企业产能有限。三星在 7 月二季度业绩电话会上曾表示,今年未能满足的需求将延至明年,明年供应短缺将比今年更严重,并预计短缺将持续至 2028 年。

first_img SK 海力士称 3D DRAM 开发可利用代工工艺

ChainCatcher 消息,SK 海力士 9 日表示,下一代存储器 3D DRAM 半导体开发可利用代工工艺。此前一日,该公司在利川园区 Supex 中心举行的 2026 SK 海力士未来论坛上,副社长金庆勋、孙浩英提出 3D DRAM 主要技术方向,包括 DRAM 外围电路采用逻辑代工工艺、最大化数据总线带宽、超短距离传输等。3D DRAM 是将原先平面铺设的存储单元垂直堆叠以提高集成度的下一代 DRAM。两人表示,实现该技术除设计与发热问题外,还需一并解决微细互连、键合、工艺整合等封装领域难题。随着前道与后道封装、代工与存储器技术边界趋近,超越既有领域的共同优化将更重要。孙浩英称,3D 技术正在改变晶圆厂与封装的技术边界,需与先进封装技术创新一起,建立超越既有领域的优化与新协作体系。同主题发表的高丽大学教授申昌焕表示,3D DRAM 不仅是芯片垂直堆叠,更是打破存储器与逻辑边界的技术;随着器件微细化接近极限、系统与存储器间数据移动带来的时间与功耗增加,转向 3D 技术不可避免,并提议以人工智能联动材料、器件、封装、架构四领域的 3D 集成设计框架。SK 海力士社长郭鲁正在致辞中称,过去存储器市场像比谁跑得更快的直线道路,现在则像时刻变化的弯道,除内部能力外,把握外部环境变化速度与方向并灵活适应也很重要。
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